1。CMOS混合シグナル統合回路。
2。信号とプロセスのためにさまざまなセンサーと一致できる、操作アンプの独立した高入力インピーダンスを使用します。
3.干渉に対する効果的に抵抗できる双方向の判別器。 4組み込み遅延タイムタイマーとブロックタイムタイマー。
5新しい構造、安定した信頼性の高いパフォーマンスと幅広い調整が鳴ります。
6.内蔵基準電圧。
7。動作電圧：3-5V
8。16フィートディップおよびSOPカプセル化。
さまざまなセンサーと遅延コントローラーに使用されます
制限パラメーター（vss = 0V）
1。電力電圧：-0.3V〜6V
2。入力電圧：VSS-0.3V〜VDD+0.3V（VDD = 6V）3.リーディングアウト端子最大電流：±10MA（VDD = 5V ）44.操作温度：-10℃〜+70℃
5.ストレージ温度：-65℃〜+150℃
シンブ ol | パラメーター | テスト条件 | 価値 | ユニット | ||
分 | マックス | |||||
VDD | 操作Vol。鳴った | - | 3 | 6 | v | |
idd |
動作電流 | 外出 ut load | VDD = 3V | - | 50 |
ua |
VDD = 5V | - | 100 | ||||
vos | 入力オフセット電圧 | VDD = 5V | - | 50 | MV | |
iOS | 入力オフセット電流 | VDD = 5V | - | 50 | Na | |
avo | オープンループ電圧 得 | VDD = 5V、RL = 1.5M | 60 | - | DB | |
CMR r | 共通モード 拒絶比率 | VDD = 5V、RL = 1.5M | 60 | - | DB | |
vyh | OP-AMP出力高 レベル |
VDD = 5V、RL = 500K、1/2 VDD | 4.25 | - |
v | |
ビル | OP-AMP出力が低い レベル | - | 0.75 | |||
VRH | VC入力高レベル | VRF = VDD = 5V | 1.1 | - | v | |
VRL | VC入力低レベル | - | 0.9 | |||
voh | VO出力高レベル | VDD = 5V、IOH = 0.5MA | 4 | - | v | |
Vol | VO出力低レベル | VDD = 5V、IOL = 0.1MA | - | 0.4 | v | |
さて | エンド入力高 レベル | VDD = 5V | 3.5 | - | v | |
ヴァル | 末端入力低い レベル | VDD = 5V | - | 1.5 | v | |
足の機能
アイテム | I/o | 関数 仕様 | |
1 |
a |
私 | 繰り返し可能なトリガーと非繰り返しのトリガー制御端。 a = '1 'はトリガーであり、a = '0 ' 非繰り返し |
2 |
vo |
o | 制御信号出力。 VOが低レベルから高レベルへのジャンプのダンスエッジによってトリガーされる場合、これは効果的なトリガーです。 TX出力遅延時間がBeyongであり、 vsはvoに頼ります |
3 | RR1 | - | 調整出力遅延時間txの端 |
4 | RC1 | - | 調整出力遅延時間txの端 |
5 | RC2 | - | 調整トリガーブロック時間tiの端 |
6 | RR2 | - | 調整トリガーブロック時間tiの端 |
7 | VSS | - | 動作電力ネガティブエンド |
8 |
VRF |
私 | 参照電圧とリセット入力端 通常、VDDに接続されています。 '0 'に接続されたタイマーリセットを作成できます。 |
9 |
VC |
私 | 禁止の終了をトリガーします。 vc <vrの場合、トリガーを禁止します。 VC> VRの場合、トリガーが可能になります。 VR 材料0.2 VDD |
10 |
IB |
- | 運用アンプバイアス電流設定の終了。RBはVSSの終わりに接続され、RB値は 約1mΩ |
11 | VDD | - | 動作電源プラスの終わり。 3-5Vです。 |
12 | 2アウト | o | 2番目の動作アンプ出力端 |
13 | 2インチ - | 私 | 2番目の動作アンプの負の出力端 |
14 | 1in+ | 私 | 最初の操作アンプの正の入力端 |
15 | 1in- | 私 | 最初の動作アンプの負の入力端 |
16 | 1アウト | o | 最初のレベルの動作アンプの出力端 |
内部構造図
1。各ポイントの非トリガーワーキングウェイ波形
2。各ポイントのトリガーワーキング波形
BISS0001参照配線図
