1. プロフェッショナル用 CMOS 混合信号集積回路。
2. オペアンプの独立した高入力インピーダンスにより、さまざまなセンサーに適合して信号を処理し、処理することができます。
3. 干渉に効果的に抵抗できる双方向ディスクリミネータ。 4 遅延時間タイマーとブロック時間タイマーを内蔵。
5 新しい構造、安定した信頼性の高い性能、広い調整範囲。
6. 基準電圧を内蔵しています。
7.動作電圧: 3-5V
8. 16 フィートの DIP および SOP カプセル化。
各種センサーや遅延コントローラーに使用
リミットパラメータ(Vss=0V)
1. 電源電圧:-0.3V ~6V
2. 入力電圧:VSS-0.3V ~VDD+0.3V(VDD=6V) 3. 取り出し端子最大電流:±10mA(VDD=5V) 4. 動作温度:-10℃~+70℃
5.保存温度:-65℃~+150℃
記号 オル |
パラメータ |
試験条件 |
価値 |
ユニット |
||
分 |
マックス |
|||||
VDD |
稼働ボリューム鳴った |
— |
3 |
6 |
V |
|
IDD |
動作電流 |
アウト 無負荷時 |
VDD=3V |
— |
50 |
uA |
VDD=5V |
— |
100 |
||||
ヴォス |
入力オフセット電圧 |
VDD=5V |
— |
50 |
mV |
|
イオス |
入力オフセット電流 |
VDD=5V |
— |
50 |
NA |
|
アボ |
開ループ電圧 得 |
VDD=5V、RL=1.5M |
60 |
— |
dB |
|
CMR R |
コモンモード 除去率 |
VDD=5V、RL=1.5M |
60 |
— |
dB |
|
VYH |
オペアンプ出力が高い レベル |
VDD=5V、RL=500K、1/2VDD |
4.25 |
— |
V |
|
ヴィル |
オペアンプ出力が低い レベル |
— |
0.75 |
|||
VRH |
Vc入力ハイレベル |
VRF=VDD=5V |
1.1 |
— |
V |
|
VRL |
Vc入力ローレベル |
— |
0.9 |
|||
VoH |
Vo出力ハイレベル |
VDD=5V、IoH=0.5mA |
4 |
— |
V |
|
ボリューム |
Vo出力ローレベル |
VDD=5V、IoL=0.1mA |
— |
0.4 |
V |
|
VAH |
Aエンド入力ハイ レベル |
VDD=5V |
3.5 |
— |
V |
|
ヴァル |
Aエンド入力Low レベル |
VDD=5V |
— |
1.5 |
V |
|

足の機能
アイテム |
I/O |
機能 仕様 |
|
1 |
あ |
私 |
反復可能なトリガー制御と非反復可能なトリガー制御の終了。 A = '1' はトリガーですが、A = '0' はトリガーです。 再現不可能 |
2 |
VO |
○ |
制御信号出力です。 V がローレベルからハイレベルにジャンプする際のダンスエッジで Vo をトリガーする場合に効果的なトリガーです。送信出力遅延時間が経過し、 VからVoへ |
3 |
RR1 |
-- |
出力遅延時間TX調整終了 |
4 |
RC1 |
-- |
出力遅延時間TX調整終了 |
5 |
RC2 |
-- |
トリガーブロック終了時間Tiの調整 |
6 |
RR2 |
-- |
トリガーブロック終了時間Tiの調整 |
7 |
VSS |
-- |
動作電源マイナス側 |
8 |
VRF |
私 |
基準電圧とリセット入力が終了する 通常は VDD に接続されます。 「0」に接続するとタイマーをリセットできます。 |
9 |
VC |
私 |
トリガー禁止終了。 Vc < VR の場合、トリガーを禁止します。 VC > VR の場合、トリガーが許可されます。 VR 材質 0.2VDD |
10 |
IB |
-- |
オペアンプのバイアス電流設定終了。RBをVSS端に接続すると、RBの値が 約1MΩ |
11 |
VDD |
-- |
動作電源プラス側。 3~5Vです。 |
12 |
2アウト |
○ |
第2オペアンプ出力端 |
13 |
2IN- |
私 |
第2オペアンプのマイナス出力端 |
14 |
1インチ以上 |
私 |
最初のオペアンプの正入力端 |
15 |
1IN- |
私 |
最初のオペアンプのマイナス入力端 |
16 |
1アウト |
○ |
初段オペアンプ出力端 |
内部構造図

1. 各ポイントのノントリガー動作波形

2. 各ポイントで動作波形をトリガーします

BISS0001 参考配線図
